TLC555IDR 클록 타이머 ICS 타이머들과 지지체 제품 CMOS
timer ic chip
,time delay ic chip
TLC555IDR 클록 타이머 ICS 타이머들과 지지체 제품 CMOS
1가지 특징
- 매우 저 전력 소모 :
- 1mWTypicalatVDD =5V
불안정 방식으로 작동을 할 수 있습니다
철도에 철도를 흔들 수 있는 CMOS 출력
고출력 전기 성능
- 가라앉으세요 : 전형적인 100 마
- 출처를 밝히세요 : 전형적인 10 마
CMOS, TTL과 MOS로 완전히 적합한 출력
낮은 공급 경향은 출력 천이 동안 스파이크를 감소시킵니다
2 Ｖ부터 15 Ｖ까지 단일 공급 작동
NE555와 기능상으로 교환할 수 있습니다 ; 똑같은 핀 배치를 가지고 있습니다
ESD 보호는 군표준 883C, 방법 3015.2 당 2000 Ｖ를 초과합니다
자동차 Q-임시에 이용할 수 있습니다
- 높은 신뢰도 자동차 애플리케이션
- 구성 제어와 인쇄 지원
- 자동차 표준에 대한 자격
2 애플리케이션
정밀 타이밍
펄스 발생
순차적 타이밍
시간 지연 세대
펄스폭 변조
펄스 위치 변조
선형 램프 생성기
3가지 기술
TLC555는 TI 린mos티엠 절차를 사용하여 제조된 한덩어리로 되어 있는 타이밍 회로입니다. 타이머는 CMOS와 TTL과 모스 논리 회로와 완전히 호환 가능하고, 2 마하즈까지 주파수로 작동합니다. 그것의 고입카인피단스 때문에, 이 장치는 NE555에 의해 사용된 그것들 보다 더 작은 타이밍 커패시터를 사용합니다. 결과적으로 더 정확한 시간 지연과 진동은 가능합니다. 소비 전력은 모든 범위의 전원공급계통 전압을 가로질러 낮습니다.
NE555와 같이, TLC555는 공급 전압의 대략 3분의 일이고 동일한 트리거 수준과 공급 전압의 대략 2/3과 동일한 임계 수준을 가집니다. 이러한 단계는 제어 전압 터미널 (타박상)을 사용하여 변경될 수 있습니다. 트리거 장치 입력 (트리그)이 트리거 수준 아래로 떨어질 때, 플립-플롭은 설정되고 출력이 높게 됩니다. 만약 트리그가 트리거 수준 위에 있고 임계값 입력 (THRES)가 임계 수준 위에 있다면, 플립-플롭이 재설정되고 생산량이 낮습니다. 리셋 입력 (리셋)은 모든 타 입력을 기각할 수 있고, 새로운 타이밍 주기를 착수하는데 사용될 수 있습니다. 만약 리셋이 낮으면, 플립 실패가 재설정되고 생산량이 낮습니다. 생산량이 낮을 때마다, 로 임피던스 경로는 방전 터미널 (DISCH)와 국민 총수요 사이에 제공됩니다. 모든 사용하지 않은 입력은 허위 트리거링을 방지하기 위해 적절한 논리 레벨과 연관이 있어야 합니다.
장치 정보
부품번호 | 패키지 | 신체 크기 (NOM) |
TLC555C | SOIC (8) | 4.9 밀리미터 × 3.91 밀리미터 |
PDIP (8) | 9.81 밀리미터 × 6.38 밀리미터 | |
SOP (8) | 6.20 밀리미터 × 5.30 밀리미터 | |
TSSOP (14) | 5.00 밀리미터 × 4.40 밀리미터 | |
TLC555I | SOIC (8) | 4.90 밀리미터 × 3.91 밀리미터 |
PDIP (8) | 9.81 밀리미터 × 6.38 밀리미터 | |
TLC555M | LCCC (20) | 8.89 밀리미터 × 8.89 밀리미터 |
CDIP (8) | 9.60 밀리미터 × 6.67 밀리미터 | |
TLC555Q | SOIC (8) | 4.90 밀리미터 × 3.91 밀리미터 |
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